智原科技推出UrLib+(TM)附加单元库于联电40LP工艺

台湾新竹2017年5月16日电 /美通社/ --ASIC设计服务暨IP研发销售厂商智原科技（Faraday Technology Corporation，TWSE：3035）今日推出基于联电40LP工艺的UrLib+™附加单元库（Library）技术。UrLib+是一组额外客制的单元库，主要提供给第三方单元库一起搭配使用，进而优化原第三方单元库的绕线结果，取得较佳的PPA（功耗/性能/面积）、监控良率变化、降低频率噪声干扰、强化ESD保护、降低ECO成本，带给客户更多的附加价值。

依靠智原24年的单元库开发与ASIC量产经验，UrLib+能够无缝整合联电40LP平台现有的第三方单元库，以改善绕线结果及量产良率。藉由UrLib+的支持，CPU核心可以在时钟树（Clock-tree）上节省约43%的功耗。而针对单元库绕线效率，依据电路设计结构或单元映射流程的不同，UrLib+可以协助缩小芯片面积约4%至11%。除了现有的40LP工艺平台外，对于其他第三方的单元库或工艺技术，智原也支持UrLib+单元库的移植服务。 

智原科技总经理王国雍表示：“单元库设计为IC设计的基础，在ASIC产品多样化的驱使下，智原对单元库的设计一直有着开创性的想法与做法。在联电的先进工艺中，持续改善单元库是我们一贯的目标，相信UrLib+可为IC设计厂商、晶圆厂、以及其他第三方单元库供货商带来三者均赢的成果。”